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   外延(Epitaxy, 簡稱(cheng)Epi)工藝是(shi)指在單晶襯(chen)底上生長一層跟(gen)襯(chen)底具有相同晶格(ge)排列的單晶材料，外(wai)延層可以是(shi)同質(zhi)外(wai)延層(Si/Si)，也(ye)可以是異質外延(yan)層(SiGe/Si 或SiC/Si等)；同樣(yang)實(shi)現外(wai)延生(sheng)長也有很多(duo)方法，包括分子束外(wai)延(MBE)，超高真空(kong)化(hua)學氣相沉積(UHV/CVD)，常壓及減壓外延(ATM & RP Epi)等等。本文(wen)僅(jin)介(jie)紹廣泛應(ying)用(yong)于半導(dao)體(ti)集成電路(lu)生產中襯底為硅材(cai)料的硅(Si)和鍺硅(gui)(SiGe)外延工藝。

　　根(gen)據生(sheng)長方法可以將外延工藝(yi)分為兩大類(表1)：全外延(Blanket Epi)和(he)選(xuan)擇(ze)性外延(Selective Epi, 簡(jian)稱SEG)。工藝氣(qi)體中(zhong)常(chang)用三種(zhong)含(han)硅(gui)氣(qi)體源：硅(gui)烷(SiH4)，二氯硅烷(SiH2Cl2, 簡稱DCS) 和三氯硅烷(SiHCl3, 簡稱TCS)；某些(xie)特殊(shu)外延工藝中還要用到含Ge和C的氣(qi)體(ti)鍺烷(GeH4)和(he)甲基硅烷(wan)(SiH3CH3)；選擇性外延工藝中還需(xu)要(yao)用到刻蝕(shi)性氣體氯化氫(qing)(HCl)，反(fan)應中的(de)載氣一般(ban)選(xuan)用氫氣(H2)。

　　外延(yan)(yan)選擇(ze)性的實現一般(ban)通過調節(jie)外延(yan)(yan)沉積和原位(in-situ)刻蝕的相對速率大小(xiao)來實現，所用(yong)氣體(ti)一(yi)般為含氯(lv)(Cl)的硅(gui)源氣體DCS，利(li)用反(fan)應中Cl原子在硅表面的吸附小(xiao)于氧化(hua)物或(huo)者(zhe)氮化(hua)物來實(shi)現外延生長的選擇性；由于SiH4不(bu)含Cl原子而且活(huo)化能低，一般僅(jin)應(ying)用于低溫全外延工藝；而另外一種常用硅源TCS蒸(zheng)氣壓低，在常溫(wen)下呈液態(tai)，需要通過H2鼓泡來導(dao)入反應腔(qiang)，但(dan)價(jia)格相對便宜(yi)，常利用其快速的生長率（可達到5 um/min）來生(sheng)長比較(jiao)厚的硅外(wai)延(yan)層，這在硅外(wai)延(yan)片(pian)生(sheng)產中得到了廣(guang)泛的應用(yong)。IV族(zu)元素中Ge的晶格(ge)常數(5.646A與(yu)Si的晶格常(chang)數(5.431A差別最小(xiao)，這使得SiGe與Si工藝易集(ji)成。在單(dan)晶(jing)Si中(zhong)引入Ge形成(cheng)的SiGe單(dan)晶層可以降低帶隙(xi)寬度，增大晶體管的特征截止頻率(lv)fT(cut-off frequency)，這使(shi)得它在無線及光(guang)通信高(gao)頻器件方面應用十分廣泛；另外(wai)在先進的CMOS集成電(dian)路工藝中還會利用(yong)Ge跟Si的晶格常數失配(4%)引(yin)入的晶(jing)格應力來提高(gao)電子或者空穴的遷移率(mobility)，從(cong)而增大器(qi)件的(de)(de)工作(zuo)飽和電(dian)(dian)流以(yi)及響應(ying)速度，這正(zheng)成(cheng)為(wei)各國半(ban)導體(ti)集成(cheng)電(dian)(dian)路工藝(yi)研究中(zhong)的(de)(de)熱點。由于(yu)本征硅的(de)(de)導電(dian)(dian)性(xing)能很(hen)差(cha)，其電(dian)(dian)阻率一(yi)般在(zai)200ohm-cm以上，通(tong)常(chang)在外延生長的(de)同時還需(xu)要摻入雜質氣體(dopant)來滿(man)足一定的器(qi)件(jian)電學(xue)性能。雜質氣體(ti)可以(yi)分為N型和P型兩類：常(chang)用N型雜質氣體(ti)包括磷烷(PH3)和砷烷(AsH3)，而P型則(ze)主要是硼(peng)烷(B2H6)。

　　硅及鍺硅外延工藝在現代集成電路制造(zao)中應用十分廣泛，概括起(qi)來主要包括：

　　1．硅(gui)襯(chen)底外(wai)延：硅(gui)片(pian)制造中為了提高硅(gui)片(pian)的品質通常(chang)在(zai)硅(gui)片(pian)上外(wai)延一層(ceng)純凈度(du)更高的本征硅(gui)；或(huo)者在(zai)高攙雜硅(gui)襯(chen)底上生長外(wai)延層(ceng)以防止器件(jian)的閂鎖（latch up）效應(ying)。

　　2．異質(zhi)結雙極晶(jing)體管(guan)（Hetero-junction Bipolar Transistor,簡(jian)稱(cheng)HBT)基區(qu)(base)異(yi)質結SiGe外延(yan)：其原理是在基區摻(chan)入Ge組分(fen)，通過減(jian)小能帶(dai)寬度,從(cong)(cong)而使基(ji)區少子(zi)從(cong)(cong)發射(she)區到基(ji)區跨越的勢壘高(gao)度(du)降低，從(cong)(cong)而提高(gao)發射(she)效率γ, 因而，很大程度上提高了電流放大系數β。在滿足一定的(de)放(fang)大系數的(de)前(qian)提下，基(ji)區可(ke)以(yi)(yi)重(zhong)摻雜，并且可(ke)以(yi)(yi)做得較薄(bo)，這樣就減少了載流子的(de)基(ji)區渡越時間，從而提高器件的(de)截(jie)止頻率fT (Cut-Off Frequency)，這正是異質(zhi)結在超高(gao)速，超高(gao)頻器件中的優(you)勢所(suo)在。

　　3．CMOS源(source)漏(drain)區選擇性Si/SiGe外延：進(jin)入90nm工藝時代后，隨著集成(cheng)電(dian)路器(qi)件尺寸的(de)大幅度減小，源漏極的(de)結深越來越淺，需要采用選擇(ze)性(xing)外延(yan)技術(shu) (SEG)以增厚源漏極(elevated source/drain)來作(zuo)為(wei)后續硅化(hua)(silicide)反(fan)應的犧牲層(ceng)(sacrificial layer) ，從而降低(di)串(chuan)聯電阻(zu)，有報道稱這項技術導致(zhi)了飽和電流(Idsat)有(you)15％的增加。

　　而(er)對于正在研發(fa)中的65/45nm技術工藝，有(you)人采用對(dui)PMOS源漏極(ji)刻蝕后(hou)外延SiGe層來引入對溝(gou)道的壓(ya)應力(compressive stress) ，以提高空穴(hole)的遷移率(mobility)，據報道(dao)稱實現(xian)了飽和電流(Idsat)35％的增(zeng)加。

　　應變硅(strain silicon)外延：在松弛(relaxed)的SiGe層上面外延(yan)一層單晶Si，由于(yu)Si跟SiGe晶(jing)格常數失配而導致Si單晶層受到下(xia)面(mian)SiGe層(ceng)的拉伸應力(tensile stress)而使(shi)得電子的遷移率(mobility)得到提升，這就(jiu)使得NMOS在保持器件尺寸不變(bian)的情(qing)況下飽和電(dian)流(Idsat)得到(dao)增(zeng)大，而Idsat的增大意味(wei)著器件響應(ying)速度的提高，這(zhe)項技術正成(cheng)為(wei)各國研究熱點。

　　一(yi)(yi)般而言，一(yi)(yi)項完整(zheng)的外延工(gong)藝(yi)包括3個環節：

　　首先，根(gen)據需(xu)要實現的(de)工藝結果(guo)對(dui)硅(gui)片進行(xing)預處理，包括去除表(biao)面的(de)自然氧化層及硅(gui)片表(biao)面的(de)雜質，對(dui)于重(zhong)攙雜襯底硅(gui)片則(ze)必須考(kao)慮是否需(xu)要背(bei)封(backseal)以減少后續(xu)外(wai)延生長(chang)過程(cheng)中的自(zi)攙(chan)雜。

　　然后(hou)在外延工藝過程中需要對程式進行優化，如今先進的外延設備一般為單片反應腔(qiang)，能在100秒之內將硅(gui)片(pian)加熱到1100℃以上，利用先(xian)進的溫度探測(ce)裝置能將工藝溫度偏(pian)差控制(zhi)在2度以內，反(fan)應(ying)氣體則可(ke)通過(guo)質量流量計(MFC)來使得流(liu)量得到精準控制。在進行外延沉積之前一(yi)般都(dou)需(xu)要H2烘烤(bake)這(zhe)一步，其目的(de)在(zai)于原位(wei)(in-situ)去除硅(gui)片表面的(de)自然(ran)氧化層和其他(ta)雜(za)質(zhi)，為后續的(de)外(wai)延沉積準備出潔凈的(de)硅(gui)表面狀態。

　　最后在外延工藝(yi)完成以(yi)后需要對性能(neng)指(zhi)(zhi)標(biao)(biao)進行評估，簡單的性能(neng)指(zhi)(zhi)標(biao)(biao)包括(kuo)外延層厚度和電特性參數(shu), 片內(nei)厚度及電(dian)特(te)性均勻(yun)度(uniformity)，片與(yu)片間的(de)重復性(repeatability)，雜(za)質顆粒(li)(particle)數目(mu)以及污染(contamination)

　　；在(zai)工業生(sheng)產中經常要求片內(nei)膜厚及(ji)電性的均(jun)勻度<1.5%(1σ)，對硅片(pian)廠家來(lai)說經常還要考(kao)查外延層的擴(kuo)展電阻率曲線(SRP)以確定是否有(you)污染(ran)存在及污染(ran)物雜質的量。特別地，對(dui)于SiGe工(gong)藝(yi)我們(men)經常還需要(yao)測量Ge的含量(liang)及(ji)其深度分布，對于有攙雜的工藝我們還(huan)需要知道(dao)攙雜原(yuan)子的含量(liang)及(ji)深度分布。另外晶格缺(que)陷(xian)(defect)也(ye)是我(wo)們必須(xu)考(kao)慮的(de)問題，一般(ban)而言，常常出現的(de)有四種(zhong)缺陷，包括薄霧(wu)(haze)，滑移(yi)線(slip line), 堆(dui)跺層錯(stacking fault) 和穿刺(spike)，這些(xie)缺陷的存在對器件性能(neng)有很大(da)影響(xiang)，可(ke)以導致器件漏(lou)電流增大(da)甚至器件完全失效而成為(wei)致命缺陷(killer effect)。一般來講消除這些缺陷的(de)辦法是(shi)檢查反應腔體(ti)漏(lou)率是(shi)否足(zu)夠(gou)低(<1mTorr/min)，片(pian)內工藝溫度分(fen)布(bu)是(shi)否均(jun)勻，承載硅片(pian)的(de)基(ji)座或準備的(de)硅片(pian)表面是(shi)否潔(jie)凈(jing)、平坦等(deng)。

　　經過(guo)外延層(ceng)性(xing)能指(zhi)標檢測以(yi)后我們(men)還需要(yao)(yao)對外延工藝進一(yi)步優化，以(yi)滿(man)足特定器件的工藝要(yao)(yao)求(qiu)。

　　硅襯底(di)外延(yan)：硅片(pian)制造中為了(le)提高(gao)硅片(pian)的品(pin)質(zhi)通常在硅片(pian)上(shang)外延(yan)一層純(chun)凈(jing)度更高(gao)的本征硅；或者在高(gao)攙雜硅襯底(di)上(shang)生長外延(yan)層以防(fang)止器件的閂鎖(suo)（latch up）效(xiao)應(ying)。